PICO-HD3 RAPTORS - Timeline

7/24 聯繫上Layout廠商 ---研耀並請板廠試算疊構與阻抗匹配

7/30 給研耀先建 FPGA & ASIC的 footprint

7/18 開始畫 Schematics PICO_HD3_RAPTORS_0718.DSN

8/14 update第一版Netlist 給研耀做placement &HIROSE的SPEC

寄了6份SPEC 給廠商建footprint 提供SPEC的料件對應表 # U21 BGA-81P-0_5MM-A EP9351-Explore.pdf # U50 HTSOP-J8 bdxxgc0wefj-e.pdf # IC4 LMG1210RVRR LMG1210.pdf # S1 OS102011MA1QN1 os-1382783.pdf # J1 TC358746AXBG TC358748XBG_datasheet_en_20171011 # T1 TRS\ATB322524 ATB322524-0110.pdf

8/16畫好MIPI線路

8/2跟信邦要 free sample

8/19畫好機構圖.DXF並寄給廠商

8/20給廠商HDMI & DH-0355 SPEC 更新PICO_HD3_RAPTORS_0820.DSN Review廠商寄回的placement

PICO_HD3_RAPTORS_0729.DSN

8/21寄了初版Layout Rule給廠商作為彼此溝通的文件。

8/22 AP65450的FB電路有小修改更新DSN檔以及更新過後的Layout Rule

8/23 修正off-page & power connector混用造成的接線問題更新DSN

8/26 擴大機構尺寸更新DSN & Netlist

8/27詢問是否可達成100-H法則?

8/28 把UART, FIRMWARE, FX3_RST, FPGA_RST擺到對應位置。另外S5~S8 改為SA~SD，並請幫我改成橫放，地腳靠板邊側。

8/29 接地孔，與零件擺放又做了一些調整目的: 透過多點接地方式，減少RF電流影響。且PTH與PTH之間距離不超過10CM for TTL Freg,max =150MHz

8/30 Review Placement PD電路的元件放在TOP 層擺放如所畫的位置

9/2 更新機構圖 sensing元件的擺放發現有些太遠，以及相對位置需要調整

9/6 更新DSN: 更改許多RC為0402 以及只有走線層做地平面分割參考層不做分割，使用一大片統一的地

9/9 研究高速電路回流路徑分析更新地分割如下 PWR_GND ANALOG_GND HV_GND DGND

9/11要求廠商更改placement

9/12 要求更改許多元件擺放發現DH-0355 footprint畫錯

9/16 更新機構圖修改許多元件placement

9/17 開始走線以開會完的Layout Rule版本進行走線。並作為討論的依據。希望是每走完一部分電路或者是每天update給我看

Schematics drawing

Part Placement

Layout

大改Schematics FPGA轉90度